2027~2028년 1nm 공정 양산 경쟁

[AI&칩 워] - 7회: 파인만과 1nm 공정

[AI&칩 워] 인공지능(AI) 반도체 패권을 놓고 빅테크 기업들이 벌이는 ‘칩 워(Chip War)’를 파헤칩니다. 반도체 산업에서 펼쳐지는 뜨거운 소식을 독자분들이 알기 쉽게 분석해 드리는 심층 분석 연재물 입니다. (종전 연재물 ‘위클리 반도체’가 2025년 1월부터 ‘AI&칩 워’로 변경 됐습니다.)

엔비디아 2025년 연례 컨퍼런스인 GTC 2025에서 새로운 인공지능(AI) 반도체 로드맵을 발표했습니다. 그 주인공은 ‘블랙웰 울트라 B300’와 ‘루빈’ 아키텍처인데요. 블랙웰 울트라는 기존 블랙웰(B200) 대비 50% 높은 FP4(4비트 부동소수점 연산) 성능을 자랑하며, 최대 288GB의 HBM3e 고대역폭메모리를 탑재했습니다. 올해 말 출시 예정입니다. 그 이후 모델은 루빈입니다. 루빈 아키텍처는 블랙웰 대비 FP4 연산 성능이 2~3배 이상 향상되며, HBM4 메모리를 사용합니다. 뒤를 이을 루빈 울트라는 100 PFLOPs 이상의 성능과 1TB 이상의 HBM4 메모리를 탑재할 예정입니다

젠슨 황 엔비디아 CEO는 “블랙웰이 본격적으로 출하되면, H100은 아무도 사지 않을 것”이라며 “루빈 아키텍처는 기존 AI 연산 비용을 99.97% 절감할 수 있는 혁신적인 기술”이라고 강조했습니다. 괴물 칩으로 보일 법한 ‘블랙웰 울트라 B300’과 ‘루빈’은 반도체 생태계에 어떤 영향을 미칠까요. 오늘 AI&칩 워 코너에서는 엔비디아 칩이 파운드리(반도체 위탁생산) 산업에 미칠 영향을 살펴보겠습니다.

미세 공정 경쟁에 큰 영향을 주는 엔비디아

엔비디아의 젠슨 황 CEO가 2025 GTC에서 로드맵을 발표하고 있다

엔비디아의 차세대 AI 및 고성능 컴퓨팅(HPC) 가속기 ‘루빈(Rubin)’은 반도체 업계의 미세 공정 경쟁과 밀접한 연관이 있습니다. 엔비디아가 AI 가속기를 내놓을 때 마다, 파운드리 공정이 개선되어야 할 수밖에 없었습니다. 한번 예를 들어보겠습니다. 2017년 엔비디아 볼타(Volta)는 TSMC 12nm 공정을 기반으로 했는데요. 이듬해 나온 암페어(Ampere) A100은 7nm 공정으로 업데이트됩니다. 또 오늘날 AI 대표 칩으로 정착한 H100인 호퍼(Hopper)는 2022년 4nm 공정을 채택했습니다. 올해 나온 블랙웰 역시 4nm 공정입니다. 아마도 루빈은 3nm, 루빈 울트라는 2nm 그 이후 모델인 파인만은 1nm 공정을 받아들일 가능성이 매우큽니다.

루빈은 대규모 연산이 필요하기 때문에, 소비 전력이 매우 클 것으로 보입니다. 엔비디아가 늘 달성했듯이, 루빈은 블랙웰 보다 연산 성능을 2배 더 높일 것으로 보입니다. HBM 용량은 4배 가까이 커집니다. 이러한 성능을 구현하려면 종전 4nm 공정으로는 면적, 전력, 발열 등 물리적 한계에 부딪힙니다. TSMC는 2025년 하반기부터 2nm(N2) 공정 양산을 한다고 밝힌 바 있는데, 루빈 예상 출시 시점이 2026년 말~2027년 초입니다. 즉, TSMC는 2nm 공정을 루빈에 적용할 가능성이 큽니다. 엔비디아는 루빈 이후의 모델인 파인만을 발표했는데요. 로드맵만 공개했지, 예상 스펙은 철저히 숨겼습니다.

엔비디아 2배의 법칙, 파인만에도 반영될까

루빈 아키텍처

다만, 일정부분 예상은 가능합니다. 루빈보다 연산 성능이 최소 2배 이상 증가할 가능성이 크며, TSMC 1.4nm(N1.4) 또는 1nm(N1) 공정을 적용할 것으로 보입니다. 루빈이 최대 100 PFLOPs FP4 연산 성능과 1TB HBM4e 메모리를 탑재할 예정이라면, 파인만은 200 PFLOPs급 FP4 연산 성능과 2TB 이상 HBM5 메모리를 사용할 가능성이 큽니다. TSMC는 로드맵을 통해 2027년 이후 1.4nm와 1nm 공정 기반 칩을 본격 양산하겠다고 했으므로, 엔비디아가 이를 파인만에 적용할 가능성이 큽니다.

연산 성능 향상의 다른 말은 반도체 집적도 향상입니다. 4nm 공정에서는 약 1억 개/mm² 수준의 트랜지스터 집적도를 가지는데요. 1nm 공정에서는 약 3억 개/mm² 이상으로 밀도가 증가할 것으로 예상됩니다. 4nm 공정 대비 1nm 공정에서는 30~50% 이상 연산 속도 향상이 기대된다. 반면 트랜지스터가 밀집되면 전력 소비가 줄어듭니다. 1nm 공정에서는 4nm 대비 50% 이상 전력 효율 개선이 가능할 것으로 보입니다.

이처럼 첨단 AI 가속칩은 엄청난 가격을 보일 전망입니다. TSMC 기준으로 4nm 웨이퍼 가격은 1만6000~2만달러로 추정이 되는데, 1nm 웨이퍼는 5만달러 이상이 될 것으로 보입니다. 4 nm 공정은 현재 엔비디아, AMD, 퀄컴 등에서 주력으로 사용하는 최신 공정인데, 향후 몇 년 뒤 나올 1nm 공정은 2027~2028년경 상용화될 것으로 예상되고 차세대 AI 가속기, 서버용 CPU, 모바일 AP 등에 사용될 것으로 보입니다.

TSMC 로드맵

파운드리는 언제나 양품 비중인 수율 개선과 공정 개선 경쟁을 펼칩니다. TSMC, 삼성전자, 인텔은 각각 2027~2028년에 1nm급 공정 양산을 목표로 하고 있는데요. TSMC는 2025년 2nm(N2) 공정을 도입한 뒤, 2028년까지 1nm(N1) 공정을 본격 양산할 전망입니다. 현재 TSMC가 집중하는 것은 GAAFET(Gate-All-Around Field Effect Transistor)입니다. TSMC는 2nm부터 기존 핀펫(FinFET) 대신 차세대 트랜지스터 구조인 GAAFET을 적용하며, 1nm에서도 이를 기반으로 기술을 발전시킬 것으로 보입니다.

일각에서는 실리콘 기반 웨이퍼 대신 새로운 재료를 도입해 전력 효율과 성능을 극대화할 가능성도 전망되고 있습니다. 기존 실리콘 반도체는 공정이 미세화될수록 전류 누설 증가, 발열 문제, 트랜지스터 밀도 증가 한계 등의 문제를 겪고 있는데요. 실리콘보다 높은 밴드갭(Bandgap, 3.26eV)을 가져 전력 손실이 적고, 고온에서도 안정적인 성능을 유지할 수 있는 실리콘 카바이드(SiC)나 더 높은 전자 이동도(Electron Mobility)와 내구성을 자랑하는 갈륨 나이트라이드(GaN)나 아니면 탄소 나노튜브(Carbon Nanotube, CNT)와 그래핀(Graphene) 역시 언급되고 있습니다.

어쨌든 TSMC는 N2 공정 기반 칩을 애플, 엔비디아 등의 고객사에 공급할 것으로 보입니다. 2026년에는 백사이드 파워 딜리버리(backside power delivery) 기술을 적용한 N2P 공정을 도입할 예정으로 알려졌습니다. 현재 반도체 공정에서는 칩의 상단(Frontside)에서 전력과 신호를 모두 전달하는 방식을 쓰고 있는데, 향후에는 칩의 후면(Backside)에 전력 공급 배선을 배치하고, 전면(Frontside)에는 신호 배선을 배치하는 백사이드 방식이 대세로 부상할 전망입니다.

전영현 “1nm대 공정 개발하겠다”

삼성 파운드리 로드맵

삼성전자는 애초 2027년 1.4nm 공정 양산을 목표로 했습니다. 하지만 일부 외신에서 파운드리 사업의 어려움에 전략이 수정될 가능성이 제기되기도 했는데요. 그러나 전영현 삼성전자 DS부문장겸 부회장이 주주총회에 나와 “1nm대 반도체 공정 개발을 하겠다”고 다시 한번 강조했습니다. 2nm 및 3nm 공정 수율 개선에 집중하되 1nm도 놓치지 않겠다는 메시지입니다. 삼성전자의 강점은 3nm부터 GAAFET 기술을 도입한 유일한 업라는 점입니다. GAAFET에서는 채널이 완전히 게이트로 둘러싸여 있는 이른바 ‘4면 접촉 구조’인데요. 현재 삼성전자는 나노시트(Nanosheet) GAAFET 기술을 기반으로 전력 소비를 50% 줄이고, 성능을 30% 향상하는 것을 목표로 하고 있습니다. TSMC가 2nm 공정부터 GAAFET을 사용하는 것과 비교할 때 한발짝 앞서 있습니다. 삼성전자는 2025년 2nm 공정(SF2)을 양산하고, 이후 자동차 및 고성능 컴퓨팅(HPC)용 SF2A, SF2Z 등의 특수 노드를 추가할 예정인데요. 1nm 공정(SF1)은 2027~2028년 사이 도입이 예상됩니다.

인텔 역시 종합 반도체 전략인 ‘IDM 2.0’을 선포했는데요. 현재 2027년 14A(1.4nm), 2029년 10A(1nm) 공정을 도입한다는 로드맵을 제시한 상태입니다. 18A는 인텔 처음으로 GAAFET 기술(리본펫·RibbonFET)과 백사이드 파워 딜리버리를 적용한 공정인데, 향후 14A와 10A에서도 이를 개선해 적용할 방침입니다. 더군다나 인텔은 미국 정부의 반도체 육성 정책(CHIPS Act) 지원을 바탕으로 파운드리 시장에서 삼성전자와 TSMC를 추격하고 있는데요. 현재는 고객사 유치를 위한 공격적인 전략을 펼치고 있습니다.

엔비디아가 쏘아올린 공

엔비디아가 쏘아올린 공을 모두가 주시하고 있습니다. TSMC, 삼성전자, 인텔이 모두 1nm 이하 초미세 공정 개발에 박차를 가하면서, 향후 파운드리 시장은 전례 없는 경쟁에 돌입할 것으로 보입니다. 물론 부동의 1위는 TSMC입니다. 카운터포인트리서치에 따르면, 파운드리 시장에서 TSMC는 무려 67%를 점유하고 있습니다 이어 삼성전자 11%, UMC 5%, SMC 5%, 글로벌파운드리 5% 순입니다. 삼성전자는 GAAFET 기술을 먼저 도입한 경험을 살려 경쟁력을 확보하려 하고 있습니다. 반면, 인텔은 미국 정부의 지원을 기반으로 파운드리 시장 점유율을 확대하고 있습니다. 앞으로 각 기업이 초미세 공정에서 얼마나 높은 수율을 확보하고, 주요 고객사를 유치할 수 있을지가 1nm 경쟁의 성패를 가를 핵심 요소가 될 것으로 보입니다.

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