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[IT뉴스]KAIST, 초박막 반도체 ‘전기 병목’ 뚫었다

온카뱅크관리자

2026-09-16 08:27:26

<div id="layerTranslateNotice" style="display:none;"></div> - 범용 반데르발스 터널링 주입기 개발 성공 - n·p형 반도체에 하나의 소재로 전하 공급 
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 <img alt="단층 CMOS향 범용 반데르발스 터널링 주입기 개념도(AI 생성 이미지).[KAIST 제공]" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202609/16/ned/20260916082112842dfro.png" data-org-width="1280" dmcf-mid="6d55871ytZ" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202609/16/ned/20260916082112842dfro.png" width="658">
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 단층 CMOS향 범용 반데르발스 터널링 주입기 개념도(AI 생성 이미지).[KAIST 제공]
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 [헤럴드경제=구본혁 기자] 원자 몇 개 두께의 초박막 반도체에 전기를 효율적으로 공급할 수 있는 새로운 기술이 개발됐다. 향후 차세대 저전력 인공지능(AI) 반도체를 더 작고 촘촘하게 만드는 핵심 기술로 활용될 전망이다.
 KAIST는 생명화학공학과 서준기 교수 연구팀이 연세대학교, 중국 베이징 계산과학연구센터, 한국과학기술연구원(KIST), 울산과학기술원(UNIST), 삼성전자 연구진과 공동으로 이셀레늄화주석(SnSe₂)을 활용한 ‘범용 반데르발스 터널링 주입기’를 개발했다고 16일 밝혔다.
 트랜지스터는 전기를 흐르게 하거나 차단하는 초소형 스위치로 전자가 움직이는 n형과 전자가 빠진 빈자리인 ‘정공’이 움직이는 p형으로 나뉜다. 실제 반도체 칩에서는 두 종류를 결합한 CMOS(상보형 금속산화물반도체) 구조가 폭넓게 사용된다.
 최근 반도체 미세화 한계를 극복할 대안으로 원자 몇 개 수준의 두께를 가진 ‘2차원 반도체’가 주목받고 있다. 매우 얇아 여러 층으로 쌓을 수 있어 같은 면적에 더 많은 트랜지스터를 집적할 수 있기 때문이다.
 하지만 초박막 반도체에 전기를 원활하게 공급하는 것은 난제로 꼽힌다. 기존 금속 전극을 직접 접촉하면 반도체가 손상되거나 전자와 정공의 이동을 방해하는 장벽이 생긴다. 특히 n형과 p형은 전하를 주입하는 조건이 달라 서로 다른 전극을 사용해야 했다.
 연구팀은 이 문제를 이셀레늄화주석 하나로 해결했다. 이셀레늄화주석은 다른 반도체와 강한 화학결합 대신 원자 사이의 약한 ‘반데르발스 힘’으로 결합해 초박막 반도체 손상을 최소화하면서 매끄러운 접촉면을 형성한다.
 또 연결되는 반도체 종류에 따라 전자와 정공이 이동하기 좋은 통로를 스스로 만들어낸다.
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 <img alt="이번 연구를 수행한 서준기(가운데) KAIST 생명화학공학과 교수 연구팀.[KAIST 제공]" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202609/16/ned/20260916082113145wstm.png" data-org-width="1174" dmcf-mid="PwhhuHlwYX" dmcf-mtype="image" height="auto" src="https://img1.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202609/16/ned/20260916082113145wstm.png" width="658">
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 이번 연구를 수행한 서준기(가운데) KAIST 생명화학공학과 교수 연구팀.[KAIST 제공]
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 이셀레늄화주석을 적용한 p형 WSe₂ 트랜지스터의 최대 구동전류는 기존 니켈 전극 소자보다 1000배 이상 증가했다. n형 MoS₂ 트랜지스터 역시 전류를 켜고 끄는 성능을 나타내는 ‘온·오프 전류비’가 10억 이상을 기록했다.
 연구팀은 두 트랜지스터를 결합한 ‘CMOS 인버터’를 제작해 반복적인 전기 신호에서도 안정적으로 작동하는 것도 확인했다.
 이번 기술에 대면적 제조·집적 공정이 접목되면 원자 두께의 2차원 반도체를 여러 층으로 쌓는 3차원 반도체 구현도 가능할 것으로 기대된다. 같은 면적에 더 많은 트랜지스터를 집적해 성능을 높이면서 전력 소비를 낮춘 차세대 AI 반도체 개발로 이어질 수 있다는 설명이다.
 서준기 교수는 “단층 2차원 반도체에서 전하가 드나드는 가장 까다로운 관문을 한 종류의 소재로 해결할 수 있음을 보여준 성과”라며 “직접 성장과 대면적 공정 기술이 더해지면 저전력 2차원 CMOS 집적회로의 실용화를 앞당길 수 있을 것”이라고 말했다.
 이어 “단층 반도체의 장점과 기존 실리콘 공정의 성숙도를 결합한 저전력·고집적 3차원 로직 플랫폼으로 발전시키는 것이 후속 연구의 목표”라고 덧붙였다.
 이번 연구결과는 국제학술지 ‘어드밴스드 머티리얼즈(Advanced Materials)’에 게재됐다.
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